[QK時間] 晶片的誕生簡介

[x69toki]

來上課囉，感謝qk老師熱心教學 ~ :sun:

 

[qk4723Deluxe]

Originally posted by holyjow+Dec 19 2004, 03:39 AM--></div><table border='0' align='center' width='95%' cellpadding='3' cellspacing='1'><tr><td>QUOTE (holyjow @ Dec 19 2004, 03:39 AM)</td></tr><tr><td id='QUOTE'> <!--QuoteBegin-Farina@Dec 19 2004, 02:03 AM
恩...弟昨天說了一半，今天補個充
......

OK 就暫時說到這啦，亂說一通，請多包涵 :ph34r:

嗯.....說明蠻深入淺出的,應該是相關工作的專業人士喔! :MMM: [/b][/quote]
嗯... 再不然就是股票玩很大的那種.....

 

[oushiza]

好文章~不推說不過去~ :)

 

[3jjj]

秀才不出門 :o

能知天下事 :)

感恩喔 :D

 

[mit]

好文章 :MMM:
好文章就要推啦 ;ya;

 

[Farina]

Originally posted by holyjow+Dec 19 2004, 03:39 AM--></div><table border='0' align='center' width='95%' cellpadding='3' cellspacing='1'><tr><td>QUOTE (holyjow @ Dec 19 2004, 03:39 AM)</td></tr><tr><td id='QUOTE'> <!--QuoteBegin-Farina@Dec 19 2004, 02:03 AM
恩...弟昨天說了一半，今天補個充
......

OK 就暫時說到這啦，亂說一通，請多包涵 :ph34r:

嗯.....說明蠻深入淺出的,應該是相關工作的專業人士喔! :MMM: [/b][/quote]
前輩承讓...弟只是相關科系罷了，不小心對半導體業有了點皮毛知識

我相信專家大有人在，只是大多時間都在忙吧，工作時間就已喘不過氣了

遑論以少有的閒暇時間發表專業知識。

若各位有興趣，以後有機會可以繼續介紹淺顯的知識，跟我一樣懂些皮毛，或是可以吹牛！

再者，若弟所言有誤，歡迎糾正，切勿客氣！

 

[Teinlong]

Originally posted by Farina+Dec 19 2004, 04:38 PM--></div><table border='0' align='center' width='95%' cellpadding='3' cellspacing='1'><tr><td>QUOTE (Farina @ Dec 19 2004, 04:38 PM)</td></tr><tr><td id='QUOTE'>

Originally posted by holyjow@Dec 19 2004, 03:39 AM
<!--QuoteBegin-Farina

@Dec 19 2004, 02:03 AM
恩...弟昨天說了一半，今天補個充
......

OK 就暫時說到這啦，亂說一通，請多包涵 :ph34r:

嗯.....說明蠻深入淺出的,應該是相關工作的專業人士喔! :MMM:

前輩承讓...弟只是相關科系罷了，不小心對半導體業有了點皮毛知識

我相信專家大有人在，只是大多時間都在忙吧，工作時間就已喘不過氣了

遑論以少有的閒暇時間發表專業知識。

若各位有興趣，以後有機會可以繼續介紹淺顯的知識，跟我一樣懂些皮毛，或是可以吹牛！

再者，若弟所言有誤，歡迎糾正，切勿客氣！ [/b][/quote]
小弟也是相關科系畢業的...本身是學製程方面的... :P
不過工作卻根本身學的都不一樣... :O||:

 

[Farina]

Originally posted by jessiesu@Dec 18 2004, 11:14 AM
這是Wired-Bound的製程. CPU 已經不使用這樣的方式,而是使用flip-chip (覆晶)的方式來包裝.

另外, Intel, AMD 都用自己的晶圓廠, ATI, Nvidia等則是fabless, 交由TSMC or UMC 或其他晶圓代工廠幫忙代工生產

封裝方式的確有差別，首先差別在於接線數的差異，第二就是材質的選用，

一般MB上BIOS的封裝方式，其接線數少，進步至KT133時代的南北橋晶片封裝方式，

接線只在Chip四周，有增加釵h。

目前的CPU接線端多在Chip背面，不僅接線數增加，拉線長度也縮短，良率也增加，

整體來說，封裝技術的成本不會增加太多

 

[Farina]

Originally posted by Teinlong+Dec 19 2004, 04:40 PM--></div><table border='0' align='center' width='95%' cellpadding='3' cellspacing='1'><tr><td>QUOTE (Teinlong @ Dec 19 2004, 04:40 PM)</td></tr><tr><td id='QUOTE'>

Originally posted by Farina@Dec 19 2004, 04:38 PM

Originally posted by holyjow@Dec 19 2004, 03:39 AM
<!--QuoteBegin-Farina

@Dec 19 2004, 02:03 AM
恩...弟昨天說了一半，今天補個充
......

OK 就暫時說到這啦，亂說一通，請多包涵 :ph34r:

嗯.....說明蠻深入淺出的,應該是相關工作的專業人士喔! :MMM:

前輩承讓...弟只是相關科系罷了，不小心對半導體業有了點皮毛知識

我相信專家大有人在，只是大多時間都在忙吧，工作時間就已喘不過氣了

遑論以少有的閒暇時間發表專業知識。

若各位有興趣，以後有機會可以繼續介紹淺顯的知識，跟我一樣懂些皮毛，或是可以吹牛！

再者，若弟所言有誤，歡迎糾正，切勿客氣！

小弟也是相關科系畢業的...本身是學製程方面的... :P
不過工作卻根本身學的都不一樣... :O||: [/b][/quote]
專家出現囉...

如有疑問，請不吝賜教囉 :lol:

 

[min309]

謝謝QK大的教導，我又上了一課啦!!.... :MMM: