[狂少]揭開記憶體各種參數應用的面紗;[part II]RAM之四大金剛

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笑傲風雲

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完整好文章~~~推推推:)
謝謝大大分享~~
 

aaug1232001

硬體快活人
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我以親力親為來感謝狂大的教學,小調參數後得到以下結果,狂大 thanks again;em28;

 
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ctsun

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先感謝狂少大的教學....小弟有些問題如下:
1.trcd如果趨近於0,是否意味著RAS及CAS為同時做動?RAS及CAS有機會同時做動嗎?RAS及CAS應該有其順序性吧?
2.trcd是否可以為"0",就是所謂的un-buffer
3.一個完整的週期是否可解讀如下:以DDRII 800為例,每一period of each clock cycle為2.5ns,其圖形上的意義為下列圖中1還是2?抑或都不是?
t1juot3xoelyjutfnhwz.jpg

先感謝答覆^^
 

狂少

Bulletproof Themer
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先感謝狂少大的教學....小弟有些問題如下:
1.trcd如果趨近於0,是否意味著RAS及CAS為同時做動?RAS及CAS有機會同時做動嗎?RAS及CAS應該有其順序性吧?
2.trcd是否可以為"0",就是所謂的un-buffer
3.一個完整的週期是否可解讀如下:以DDRII 800為例,每一period of each clock cycle為2.5ns,其圖形上的意義為...

trcd是很難等於0的,如果在任何形態下tRCD可以等於0,那等於後面的讀&寫的動作及前面Cas Lanyency都要比RCD快或等速,這樣只會迫使CAS Latency整個亂掉或變成undefined; RAS...CAS...有啊..我文章裏頭有說啊...RAS是最先被activated的啊

以圖形解讀,絕對不可能產生2或1...而是整個從原點起始的"一橫一豎一橫一豎"回到與X軸重疊
 

狂少

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nymimtmjwzhzm5qjlt2n.jpg


請看到圖中,紅與藍是代表普通一個period cycle clock ,
那我們所講的是黃色箭頭的走勢...從以那這個delay如果是based on the 2.5ns 的ic,
那這個trcd一定...絕對...100% 是設3;)
 
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ctsun

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trcd是很難等於0的,如果在任何形態下tRCD可以等於0,那等於後面的讀&寫的動作及前面Cas Lanyency都要比RCD快或等速,這樣只會迫使CAS Latency整個亂掉或變成undefined

恩恩~果然...跟我想的一樣...
只是想再次確認
狂少郭郭...感謝喔^^
 

ctsun

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請看到圖中,紅與藍是代表普通一個period cycle clock ,
那我們所講的是黃色箭頭的走勢...從以那這個delay如果是based on the 2.5ns 的ic,
那這個trcd一定...絕對...100% 是設3;)...


瞭解...恩~這樣對於period cycle clock 又更清晰囉!
感謝狂少郭郭繪圖詳解^^
 
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